Não percebi uma coisa: na imagem onde aparece o gestor de tarefas são 8 ou 16 cores?
É que se são 8 cores significa que vamos ter duas threads por core tal como o hyper-threading?
Apenas a ATI E VIA usa este esquema
A nvidia foi sempre single chip, tirando os chipsets 16x-16x que eram dual chip.
embora 2 chips permite modularidade, acaba por ter maior consumo electrico e espaço ocupado na board
As DFI NF4 tinham um layout perfeito com muito espaço, graças a isso
o Nehalem tem um desenho modular, vai ser mais facil meter e tirar cores e basta n aumentar a cache q já cabem 8 cores.E o "core" é enorme até, não sei como vão meter 8 cores single package!
Apenas a ATI E VIA usa este esquema
A nvidia foi sempre single chip, tirando os chipsets 16x-16x que eram dual chip.
embora 2 chips permite modularidade, acaba por ter maior consumo electrico e espaço ocupado na board
As DFI NF4 tinham um layout perfeito com muito espaço, graças a isso
Eis o 1º CPU Intel com controlador de memória integrado... Mais uma "bandeira" exclusiva da AMD que cai....
Pelo contrário. É o reconhecer por parte da Intel que o Controlador integrado pode trazer benefícios.. algo que a Intel sempre ridicularizou e sempre anunciou como inútil e como pormenor sem impotância, estará brevemente em toda a linha de cpu's intel !!
Uma aposta ganha da AMD
Muitos MB de cache L3 e poucos de L2,it seems like Barcelona
Há uma diferença crucial.
No "Barcelona" tens 2MB de L3 partilhados pelos 4 cores, para além dos 512KB de L2 por core).
Aqui tens 2MB de L3 por core, dedicados (total de 8MB) e os mesmos 512KB de L2 por core.
A L3 cache partilhada é superior principalmente em aplicações multicore e por altura que este CPU sair já n devem ser só 2MB no cpu da AMD.
Se é para ser dedicada tanta L3 vs L2 deve ter haver com yields e consumo do CPU, vamos ver se conseguem continuar a aumentar os MHz agr k é quadcore nativo.
Mas sem duvida que este retira mt's das vantagem da arquitectura da AMD.
Axo k esta tem k se livrar do SOI ou mudar para algo como DOI pk se n sobe os MHz n vai conseguir ser competitiva contra uma arquitectura "equivalente".
A L3 partilhada pelos cores é provavelmente a razão dos terríveis níveis de latência que o Barcelona revela nesse aspecto.
Se aínda fosse L2, o efeito era minorado, mas assim...
http://techreport.com/articles.x/13176/3
Esse teste n é equivalente aos que vais encontrar em AM2+, tanto pelos Mhz dos CPU como pela velocidade da NB.
Quanto à L2 partilhada torna-se mt mais complicado com o aumento do nº de cores, aliás basta ver o caminho que o Nehalem segue.
Claro k a Intel (como sempre) pode-se dar ao luxo de colocar tanta L3 dedicada, mas nos CPU's futuros certamente vamos ver algum tipo de memoria (pode n ser cache) partilhada por tds os cores.
To solve the problem on the new chip, they used a hardware-based thread scheduler and faster on-chip memory caches, optimizing the way data flows from memory into each core. To improve the design, Intel researchers plan to add a layer of "3D stacked memory" under the chip to minimize the time and power required to feed the cores with data. Next, they will create a mega-chip that uses general purpose cores instead of the floating-point units used in the current design.