Nemesis11
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https://seekingalpha.com/article/45...s-fargo-6th-annual-2022-tmt-summit-transcript
A MI300 já está no Lab.
Gráfica AMD CDNA GPU Architecture: Dedicated GPU for Data Centers
- Autor do tópico Dark Kaeser
- Data Início
A MI300 já está no Lab.
Já tinha falado disto algures, a Samsung tem vários tipos de PIM.
Samsung Soups Up 96 AMD MI100 GPUs With Radical Computational Memory
https://www.tomshardware.com/news/samsung-modifies-amd-mi100-accelerator-gpus-with-pim
24 zen4 CPU cores (zen4 ou zen 4c?) + xx CDNA3 cores + 128 GB HBM3
https://www.hardwareluxx.de/index.p...-stellt-instinct-mi300-beschleuniger-vor.html
Estava a contar que chip fosse maior
Nemesis11
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Isso é porque não estás a ver o Package na "vertical".Estava a contar que chip fosse maior
Isto sim, é um APU "à homem".
Agora é coloca-lo em algo no formato de um NUC.
Última edição:
Não queres dizer que me faltam os óculos 3D 
Ainda falta saber o TDP disso, e claro que não use o "vapor chamber cooling"
Ainda falta saber o TDP disso, e claro que não use o "vapor chamber cooling"
AMD Instinct MI300 Data Center APU Pictured Up Close: 13 Chiplets, 146 Billion Transistors
https://www.tomshardware.com/news/a...-up-close-15-chiplets-146-billion-transistors
Nemesis11
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Estranho. Na foto parecem ser apenas 4 dies bastante grandes, 8 chips HBM, mais as restantes dies que só estão lá por uma questão mecânica. No entanto, eles dizem que estão 9 dies 5 nm na parte de cima.
As 4 dies 6 nm inferiores são para IO e outras coisas.
Esta foto também é interessante.
LGA, isto é, usa um socket. Não é soldado.
Nemesis11
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É uma amostra do passado.
Com uma produção muito baixa, tiveste exactamente isso (Uma die IO inferior e uma die Compute por cima) no Intel Lakefield, em 2020.
Aliás esse processador "inaugurou" algumas mudanças na Intel. Big-Little, 3D Stacking, etc.
Também tens 3D Stacking nos processadores com VCache da AMD.
Sim, desde que os custos permitam, acho que irá ver mais produtos a usar 3D Stacking.
ToTTenTranz
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Não serão IO dies? Os chips HBM são normalmente chamados de memória externa portanto não costumam contar como chiplets.
Nemesis11
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Devido aos problemas que levanta, acho que será algo que irá aparecer progressivamente e em alguns segmentos do mercado.
Por exemplo o Vache da AMD, apesar de ser memória e não compute. Numa primeira geração só existiu num SKU e com 1 CCD. Nesta segunda geração, já existem mais SKUs e versões com 2 CCDs, mas ainda só com 1 chip de VCache e outras limitações (Tjmax, etc).
O TDP será um problema. O nextplatform fez umas contas por alto nesta MI300:
Até para o mercado HPC, 900W num package, vai levantar problemas.
Não me parece que sejam IO dies, porque a informação que quelas dies não têm uso aparecem em mais que um site e também não me parece que contem com os chips HBM, porque HBM não é compute.
Além disso, tanto aquelas dies "mecânicas", como os chips HBM, são 8, o que não bate certo com os valores dados. Os valores dados são de 9 chiplets 5 nm compute, na parte superior e 4 chiplets 6 nm IO, na parte inferior. Se algum daqueles contasse, ficava a restar 1 chiplet, na parte superior, o que nem sequer me parece possível, devido à área ocupada.
Se tivesse que apostar, acho que o nextplatform está perto da verdade.
Nesta teoria, cada CPU chiplet teria que ter 12 Cores e a AMD ter reinplementado o IO a 5 nm.
Acho que há uma hipótese mais simples. 6 GPU chiplets + 3 CPU chiplets, na parte superior, a 5 nm e o IO estar nas 4 dies inferiores a 6nm. Assim, cada CPU chiplet teria os habituais 8 Cores e não teriam reimplementado o IO a 5nm.
Artigos sobre o MI300:
https://www.nextplatform.com/2023/01/05/amd-teases-details-on-future-mi300-hybrid-compute-engines/
https://semiaccurate.com/2023/01/06/amds-instinct-mi300-is-much-more-than-a-gpu/
https://www.anandtech.com/show/1872...ilicon-in-hand-146b-transistors-shipping-h223
Já tinha postado algures que no ano passado os aderente ao OCP tinham aumentado nas especificações o "TDP" do formato OAM v2.0 para os 1000w
https://forum.zwame.pt/threads/intel-arc-discrete-gpus.1003031/page-26#post-17488536
isto a propósito do Rialto Bridge da Intel - o substituto do Ponte Vecchio, o mais certo é que o Falcon Shores da Intel - o equivalente a este SuperAPU (x86 + Xe) deva entrar na mesma equação.
https://forum.zwame.pt/threads/intel-arc-discrete-gpus.1003031/page-26#post-17488536
isto a propósito do Rialto Bridge da Intel - o substituto do Ponte Vecchio, o mais certo é que o Falcon Shores da Intel - o equivalente a este SuperAPU (x86 + Xe) deva entrar na mesma equação.
Nemesis11
Power Member
Umas contas por alto. Cada top die (Se a die tiver mesmo aquela área toda) terá 365.62 mm², o que multiplicado pelas 4 que aparecem na foto, dá 1462.48 mm². O interposer terá perto de 3000 mm² ao todo. Grandito.
Tenho duvidas é que toda aquela área sejam dies, porque na foto aparecem 4 e a AMD fala em 9.
O Socket parece que se chama SH5 e terá as mesmas dimensões do Socket SP5(?).
Parece que além da memória HBM integrada no Package, pode ter memória DDR5 externa em DIMMs e por isso, além dos controladores de memória HBM, também terá que ter controladores de memória DDR.
Imagino que os controladores de memória estejam nas IO dies na parte inferior.
Tenho duvidas é que toda aquela área sejam dies, porque na foto aparecem 4 e a AMD fala em 9.
O Socket parece que se chama SH5 e terá as mesmas dimensões do Socket SP5(?).
Parece que além da memória HBM integrada no Package, pode ter memória DDR5 externa em DIMMs e por isso, além dos controladores de memória HBM, também terá que ter controladores de memória DDR.
Imagino que os controladores de memória estejam nas IO dies na parte inferior.
Sim, era mais ao menos expectável pelas patentes que já tinham sido submetidas.
As outras imagens interessantes, que apontam o "futuro" é a última imagem com o "co-packaged optics" e outra que já tinha referido algumas vezes a do "PiM" - Processor in Memory, em ambas a importância é a do ganho energético.
No caso do co-packaged optics será para a breve substituir os tradicionais interconnects.
Relacionado com um tópico que já tinha aberto relacionado com o anúncio da Globalfoundries.
https://forum.zwame.pt/threads/globalfoundries-fotonixtm.1070933/
No caso do PiM a ideia é minimizar a movimentação de dados
Pode ser aplicada a qualquer tipo de memória, além da HBM, como GDDR ou LPDDR.
https://semiconductor.samsung.com/insights/technology/pim/
Tinha sido apresentado durante o Hot Chips 33 (Agosto 2021) com os Xilinx Alveo U280
https://www.servethehome.com/samsung-hbm2-pim-and-aquabolt-xl-at-hot-chips-33/
As outras imagens interessantes, que apontam o "futuro" é a última imagem com o "co-packaged optics" e outra que já tinha referido algumas vezes a do "PiM" - Processor in Memory, em ambas a importância é a do ganho energético.
No caso do co-packaged optics será para a breve substituir os tradicionais interconnects.
Relacionado com um tópico que já tinha aberto relacionado com o anúncio da Globalfoundries.
https://forum.zwame.pt/threads/globalfoundries-fotonixtm.1070933/
No caso do PiM a ideia é minimizar a movimentação de dados
Pode ser aplicada a qualquer tipo de memória, além da HBM, como GDDR ou LPDDR.
https://semiconductor.samsung.com/insights/technology/pim/
Tinha sido apresentado durante o Hot Chips 33 (Agosto 2021) com os Xilinx Alveo U280
https://www.servethehome.com/samsung-hbm2-pim-and-aquabolt-xl-at-hot-chips-33/
